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目录
第一章 数制与编码
一、数字的进制
二、各种数制相互转换
三、二进制数算术运算
四、原码、反码、补码
五、常用编码
第二章 逻辑基础
一、基本逻辑运算
二、逻辑代数运算规则
三、标准形式逻辑函数
四、逻辑函数公式化简
五、逻辑函数卡诺图化简
六、带约束项函数化简

第三章 门电路

一、分立元件门电路
二、TTL门电路
三、COMS门电路
四、门电路使用
第四章 组合逻辑电路
一、组合逻辑电路分析
二、组合逻辑电路设计
三、译码器
四、编码器
五、数据选择器
六、组合电路竞争冒险
第五章 ROM与可编程逻辑器件
一、只读存储器ROM
二、可编程逻辑器件原理
三、可编程阵列逻辑
四、通用阵列逻辑GAL
五、PLD设计方法及步骤
第六章 触发器
一、时序电路概述
二、R-S和D触发器
三、T和JK触发器
四、触发器相互转换
第七章 时序电路
一、同步时序电路分析
二、同步时序电路设计
三、计数器
四、异步时序电路分析
五、集成电路计数器
六、寄存器电路及应用
七、序列信号发生器
第八章 脉冲产生与变换
一、555定时电路
二、单稳态电路
三、多谐振荡器和施密特触发电路
第九章 数模模数转换电路
一、DAC
二、ADC
第十章 大规模集成电路
一、ROM及其应用
二、PLA及其应用
第四章 组合逻辑电路(Combinational Logic Circuits)
四、编码器(Encoder)

  编码器功能正好与译码器功能相反,将某一时刻仅一个输入有效的多个输入的变量情况用较少的输出状态组合来表达出现的一种器件,通常使用的编码器一般分为:2n到n及10到8421BCD码的编码。

  编码器的

  下面我们通过一个例子来说明编码器的逻辑功能。
   一个7层高的大楼,其每层有一个火警报警传感器,如有火警希望在控制中心的数码显示屏上能显示出火警的楼层数,假设不会在两层上同时出现火警。
  这是一个实际使用编码器的例子,我们在上一节里学过了译码显示驱动器电路,其输入是8421BCD码,而现在其每层有一个传感器,也就相当于其输入的7根,这里无法直接与译码显示电路相连,须在这两之间加上一个转换电路,将其7种状态转换为4位(或更少位)的二进制输出。
  由于7个传感器,并且同一时刻仅一个传感器有效,故输入共7种状态,我们可以用3位二进制数据来描述其状态,假设输入用 I0,I1,I2,I3,I4,I5,I6,输出为O0,O1,O2。我们可以将其状态用真值表表示为:

I6 I5 I4 I3 I2 I1 I0 O2 O1 O0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 1
0 0 0 0 1 0 0 0 1 0
0 0 0 1 0 0 0 0 1 1
0 0 1 0 0 0 0 1 0 0
0 1 0 0 0 0 0 1 0 1
1 0 0 0 0 0 0 1 1 0

  根据上面的分析我们可以画出下图的工作框图。

  根据真值表及其每个时刻仅一个输入有效,于是可写出输出与输入的表达式如下:

O2=I6+I5+I4

O1=I6+I3+I2

O0=I5+I3+I1

  上面方框中的电路实现的就是编码器的逻辑功能,从图上还会发现其它输入无效时,无论I0为0还是为1其输出皆为000,并且在路上I0没有与门电路相连,这是一个设计缺陷,如果将输出的取值改为001~111将不会出现这样的问题,读者可自行设计。
  上面例子中的前提条件是每一时刻仅一个输入有效,如果同时有两个或两以上输入有效,这时编码器就无法工作,由于通常的情况事件的处理总存在一个优先等级的问题,故实际的编码器通常是优先编码器(Priority Encoders)。
  优先编码器就是当有两个或两个以上的输入有效时,仅对优先级高的输入进行编码,即当I6I5同时有效时,编码器输入仅对I6进行编码,而I5被忽略掉。

  标准编码器器件

  74148是一个8-3线的优先编码器电路,如下图给出了电路的管脚排布及逻辑符号。

其中:/I0~/I7:编码器输入端(低电平有效);
   /ST:选通输入端(低电平有效);
   /Y0~Y2:编码器输出(低电平有效);
   /YEX:扩展输出端(低电平有效);
   YS:选通输出端;
   HPRI/BIN:表示该编码器为二进制输出的优先编码器。下表列出了74148的功能真值表。

选通 输入端 输出 扩展 选通
/ST /I7 /I6 /I5 /I4 /I3 /I2 /I1 /I0 /Y2 /Y1 /Y0 /YEX YS
1 × × × × × × × × 1 1 1 1 1
0 1 1 1 1 1 1 1 1 1 1 1 1 0
0 0 × × × × × × × 0 0 0 0 1
0 1 0 × × × × × × 0 0 1 0 1
0 1 1 0 × × × × × 0 1 0 0 1
0 1 1 1 0 × × × × 0 1 1 0 1
0 1 1 1 1 0 × × × 1 0 0 0 1
0 1 1 1 1 1 0 × × 1 0 1 0 1
0 1 1 1 1 1 1 0 × 1 1 0 0 1
0 1 1 1 1 1 1 1 0 1 1 1 0 1

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